Programmierbarer IC Chip CPLD XCR3128XL-7VQ100I Coolrunner XPLA3

Schnelles Detail:

CoolRunner XPLA3 CPLD


Beschreibung:

Die Familie CoolRunner XPLA3 (ausgedehnte programmierbare Logik-Reihe) von CPLDs wird für Systeme der geringen Energie, die tragbares umfassen, Hand, und empfindliche Anwendungen der Energie anvisiert. Jedes Mitglied der Familie CoolRunner XPLA3 umfasst schnelle Entwurfstechnologie der nullenergie (FZP), die geringe Energie und hohe Geschwindigkeit kombiniert. Mit dieser Entwurfstechnik bietet die Familie CoolRunner XPLA3 wahre Stift-zustiftgeschwindigkeiten von 5,0 ns, beim Energie gleichzeitig liefern an, die kleiner als μW 56 an der Bereitschaft ohne den Bedarf „an Turbo-Stückchen“ oder an anderen Entwürfen der Energie unten ist-. Indem sie herkömmliche Richtungsverstärkermethoden für die Implementierung von Produktausdrücken (eine Technik, die in PLDs seit der zweipoligen Ära verwendet worden ist), durch eine kaskadische Kette von reinen CMOS-Toren ersetzt, ist die dynamische Energie auch im Wesentlichen niedriger als jedes mögliches andere CPLD. CoolRunner-Geräte sind das einzige TotalCMOS PLDs, da sie eine CMOS-Verfahrenstechnik und die patentierte volle Entwurfstechnik CMOS FZP verwenden. Die FZP-Entwurfstechnik kombiniert schnelle Permanentspeicherzellen mit ultra-niedrigem Energie SRAM-Schattengedächtnis, um die Familie der niedrigsten Energie 3.3V CPLD der Industrie zu liefern.
Die Familie CoolRunner XPLA3 setzt eine volle Winkel- des Leistungshebelsstruktur für Logikverteilung innerhalb eines Funktionsblockes ein. Der Winkel des Leistungshebels versieht Dichte der maximalen Flexibilität und der Logiks, mit überlegener Stiftabschließbarkeit, beim Beibehalten des deterministischen TIMINGs.
CoolRunner XPLA3 CPLDs werden durch Software Xilinx® WebPACK™ und industriekompatible CAE-Werkzeuge (Mentor, Rhythmus/OrCAD, Exemplar-Logik, Synopsys, Viewlogic und Synplicity), unter Verwendung HDL-Herausgeber mit ABEL, VHDL und Verilog und/oder schematischer Gefangennahmenentwurfseintritt gestützt.
Entwurfsüberprüfung benutzt industriekompatible Simulatoren für Funktions- und Regelungssimulation. Entwicklung wird auf mehrfaches Personal-Computer- (PC), Sun und HP-Plattformen gestützt.
Die Familieneigenschaften CoolRunner XPLA3 umfassen auch das industriekompatible, IEEE 1149,1, JTAG-Schnittstelle durch, welche Grenzescan-Prüfung, -system die Programmierung (ISP) und -c$umprogrammieren des Gerätes auftreten kann. Das CoolRunner XPLA3 CPLD ist elektrisch unter Verwendung der industriekompatiblen Gerätprogrammierer neu programmierbar.


Anwendungen:

• Schnelle Entwurfstechnik der nullenergie (FZP) liefert ultra-niedrige Energie und hohe Geschwindigkeit
- Typischer Bereitschaftsstrom von μA 17 bis 18 an 25°C
• Innovative Architektur CoolRunner™ XPLA3 kombiniert hohe Geschwindigkeit mit extremer Flexibilität
• Basiert auf dem ersten TotalCMOS PLD der Industrie — CMOS-Entwurf und Verfahrenstechniken
• Modernes 0.35μ fünf Prozess des Schichtmetall EEPROM
- 1.000 Löschen-/Programmzyklen garantierten
- 20 Jahre Datenzurückhalten garantierten
• 3V, In-System programmierbar (ISP) unter Verwendung Schnittstelle JTAG IEEE 1149,1
- Voller Grenze-Scan-Test (IEEE 1149,1)
- Schnelle Programmierzeit
• Unterstützung für das komplexe asynchrone Abstoppen
- 16 Produktausdruckuhren und vier Ausdruckuhren der lokalen Kontrolle pro Funktionsblock
- Vier globale Uhren und eine Universalsteuerausdruckuhr pro Gerät
• Ausgezeichnetes Stiftzurückhalten während der Designänderungen
• Verfügbar in der Handelsklasse und in ausgedehntem industriellem Grad der Spannung (2.7V zu 3.6V)
• tolerante Stifte Input-/Output5v
• Eingaberegistereinrichtungszeit von 2,5 ns
• Logik des einzelnen Durchlaufs dehnbar zu 48 Produktausdrücken
• Hochgeschwindigkeitsstift-zustiftverzögerungen von 5,0 ns
• Tötete Tarifkontrolle pro Ertrag
• 100% routable
• Sicherheitsstückchen verhindert unberechtigten Zugriff
• Unterstützungen, die Fähigkeit heiß-verstopfen
• Entwurfseintritt/-überprüfung unter Verwendung Xilinx oder industriekompatibler CAE-Werkzeuge
• Innovative Steuerterminstruktur stellt zur Verfügung:
- Asynchrones macrocell Abstoppen
- Asynchrones macrocell registrieren Voreinstellung/Zurückstellen
- Uhr ermöglichen Steuerung pro macrocell
• Ertrag vier Kontrollen pro Funktionsblock ermöglichen
• Zurückklappbares NAND für Syntheseoptimierung
• Universalzustand 3, der „Bett von den prüfenden Nägeln“ erleichtert
• Verfügbar in der Chip-Skala BGA, in Feinlinien-BGA- und QFP-Paketen. Pb-freies verfügbares für die meisten Paketarten.


Spezifikationen: